아날로그 디자이너는 증폭기 설계 시 안정성을 높이기 위해 노력한다. 그럼에도 불구하고 다양한 유형의 부하로 인해 현장에서 발진을 일으키는 경우가 흔하다. 일례로 피드백 네트워크를 부적절하게 설계하면 발진이 발생할 수 있다. 전원 바이패싱이 불충분한 것 또한 문제가 될 수 있으며, 입력과 출력이 단일 포트 시스템으로서 자체적으로 발진을 일으킬 수 있다. 이 글에서는 발진이 일어나는 주요 원인과 이의 해결책에 대해서 살펴본다. 기본 동작 그림 1(a)는 비-레일 투 레일 증폭기의 블록 다이어그램을 나타낸다. 입력이 gm블록을 제어하면 그림에서 나타낸 블록이 이득 노드를 구동하고 출력 시 버퍼링이 이루어진다. 그림 1. 비-레일투레일 연산 증폭기 토폴로지(a), 레일투레일 연산 증폭기 토폴로지(b), 연산 증폭기의 이상적 주파수 응답(c) 보상 커패시터 CC는 지배적 주파수 응답 소자이다. 접지 핀이 있다면 CC가 접지로 리턴될 것이다. 하지만 통상적으로 연산 증폭기는 접지를 이용하지 않으므로 이 커패시터 전류가 전원 중의 어느 한쪽이나 양쪽으로 리턴 될 것이다. 그림 1(b)는 레일 투 레일 출력을 제공하는 증폭기의 블록 다이어그램이다. 입력 gm의 출력 전류가
아날로그 디자이너는 증폭기 설계 시 안정성을 높이기 위해 노력한다. 그럼에도 불구하고 다양한 유형의 부하로 인해 현장에서 발진을 일으키는 경우가 흔하다. 일례로 피드백 네트워크를 부적절하게 설계하면 발진이 발생할 수 있다. 전원 바이패싱이 불충분한 것 또한 문제가 될 수 있으며, 입력과 출력이 단일 포트 시스템으로서 자체적으로 발진을 일으킬 수 있다. 이 글에서는 발진이 일어나는 주요 원인과 이의 해결책에 대해서 살펴본다. 기본 동작 그림 1(a)는 비-레일 투 레일 증폭기의 블록 다이어그램을 나타낸다. 입력이 gm블록을 제어하면 그림에서 나타낸 블록이 이득 노드를 구동하고 출력 시 버퍼링이 이루어진다. 그림 1. 비-레일투레일 연산 증폭기 토폴로지(a), 레일투레일 연산 증폭기 토폴로지(b), 연산 증폭기의 이상적 주파수 응답(c) 보상 커패시터 CC는 지배적 주파수 응답 소자이다. 접지 핀이 있다면 CC가 접지로 리턴될 것이다. 하지만 통상적으로 연산 증폭기는 접지를 이용하지 않으므로 이 커패시터 전류가 전원 중의 어느 한쪽이나 양쪽으로 리턴 될 것이다. 그림 1(b)는 레일 투 레일 출력을 제공하는 증폭기의 블록 다이어그램이다. 입력 gm의 출력 전류가
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