센서 및 액추에이터와 같은 단순한 필드장치는 이더넷을 필드버스 인터페이스로 통합하는 것에 대해서 오랫동안 거부를 해왔다. 왜냐하면 이더넷을 산업용으로 사용하는데 있어서 경험이 없고 신뢰성에 대한 믿음이 없으며, 기기 통합의 관점에서 자세히 들여다보면, 제한 요인은 이더넷 인터페이스 자체의 크기, 전력 및 비용이 문제가 되었다. 지난 몇 년 동안 통신기술은 많은 발전을 이루었고, 그간 막연히 품었던 의구심을 해결하기 위해 이더넷 환경을 크게 변화시켰다.
이 백서는 ‘복잡도가 낮은 이더넷’의 개념에 대해 정의를 하고 이 개념을 사용, 센서 및 액추에이터와 같은 에지(Edge) 장치에 신뢰할 수 있는 EtherNet/IP 통신을 제공하는 방법을 설명 하고자 한다. 또한, 브라운필드(Brownfield) 설치가 EtherNet/IP를 에지(Edge)로 가져오는 이점을 활용할 수 있는 미래의 방향을 확인해 줄 것이다.
배경
이 백서는 주로 산업용 이더넷 노드의 하드웨어 비용과 복잡성을 줄이기 위한 새로운 접근 방식에 관한 것이다. 지원해야 하는 프로토콜과 모드 측면에서 소프트웨어의 복잡성 감소를 구체적으로 다루지는 않지만, 이 또한 중요한 연구 분야의 하나이다. 이러한 예는 Brooks와 Xu1의 ‘EtherNet/IP자원이 제한된 산업사물로의 확장’을 참조하기 바란다.
이더넷이 현재 Edge에 없는 이유는 무엇 인가?
자동화 시스템의 전통적인 계층 구조를 보고 처리능력과 비교해 보면, 처리능력이 단순한 장치에서 PLC, HMI 등을 통해 확장된다는 것을 쉽게 알 수 있다. 단순한 온도 송신기에서 ARM A9 다운을 사용하지 않는 것은 기술적인 복잡성과 장치 비용의 측면에서 모두 의미가 있다. 이더넷의 복잡성에 대해서도 동일한 확장이 유지되어야 한다.
자동화 시스템-PLC에서 단순한 센서로 이동함에 따라 이더넷 인터페이스의 크기, 비용 및 전력도 마찬가지이다. PLC에는 모든 장치에 대한 모든 메시지를 처리해야 하는 많은 수의 연결이 있다. 이러한 메시지는 여러 주기에 걸쳐 처리해야 할 수 있다. 또한, 일반적인 네트워크 관리업무와 함께 토폴로지를 관리해야 할 수도 있다. 반면에, 간단한 장치는 작은 메시지와 간단한 데이터 새로 고침으로 하나의 연결만 있다. 네트워크의 토폴로지 참여자이며 네트워크 관리 업무는 최소화된다. Allen Bradley의 설계 가이드인 이더넷 설계 고려사항, 제5장에 보면 실용적인 추가 이더넷 설계 정보에 대한 훌륭한 자료를 제공하고 있다.
그렇다면 처리 능력을 위해 우리처럼 이더넷 인터페이스의 복잡성을 축소하지 않는 이유는 무엇일까? 이더넷 인터페이스의 크기, 전력 및 비용을 줄일 수 있다면 이더넷을 에지까지 끌어내릴 수 있다(그림 1). 다음 섹션에서는 이더넷 노드의 아키텍처를 확인하고 이를 확장하는 방법을 살펴보겠다.
이더넷 노드의 아키텍처
이더넷 노드는 하드웨어 아키텍처와 소프트웨어 아키텍처로 구성된다. 하드웨어 측면에서, 아키텍처는 멀티포트 장치의 경우 프로세서-MAC-PHY 또는 프로세서-MAC-스위치-MAC-PHY(물리 계층 프로토콜 약어)일 수 있다. 이러한 아키텍처는 그림 2에 나와 있다. 어떤 프로세서를 사용하든 이더넷 MAC과 페어링 된다. 그리고 많은 경우 PHY는 전력소모, 칩 다이 영역(chip die area) 및 비용 고려사항으로 인해 온 칩에 통합되지 않는다. 또한, 실시간 애플리케이션에서 PHY 성능은 매우 중요하므로 PHY를 별도로 두면 설계자가 애플리케이션에 적합한 PHY를 선택할 수 있다.
따라서 PHY가 MAC과 통합되지 않은 모든 경우에 PHY에 대한 인터페이스는 10/100BASE-TX(10/100 Mb/s) 이더넷의 경우 MII(IEEE 802.3) 또는 RMII(RMII 사양)이며, 1000-BASE 이더넷의 경우 GMII(IEEE 802.3)이다. 이러한 인터페이스들은 레이아웃 고려 사항으로 인해 수많은 핀과 추가 보드 공간을 소비하는 많은 고속 신호들을 포함한다. MII 인터페이스에 필요한 핀의 수가 많기 때문에 인터페이스를 설계의 나머지 부분(전원, 소음 등)에서 분리하기가 어렵다.
하드웨어 아키텍처는 또한 이더넷 프레임을 큐잉하기 위한 프로세서 성능과 메모리 간의 균형을 이루어야 한다. MAC이 있는 단순한 프로세서는 프레임의 수신과 전송을 위한 단순한 FIFO를 갖는 경우가 많다. 일반적으로 이러한 FIFO는 프레임 크기에 따라 1~10개의 프레임만 수용할 수 있다. 간단한 장치는 짧은 버스트 일지라도 이러한 프레임을 매우 빠르게 처리해야 한다. 그렇지 않으면 FIFO가 가득 차서 프레임이 손실된다. 이것은 하드웨어 설계자가 모든 이더넷 프레임을 처리하기 위해 더 빠른 프로세서를 선택하거나 이더넷 프레임이 손실되지 않도록 더 큰 메모리를 선택해야 한다는 것을 의미한다. 그러므로 하드웨어 설계자는 이더넷 인터페이스에 대한 모든 프로토콜 요구사항을 이해하는 것이 중요하다.
대부분의 MAC에는 이더넷 프레임의 수를 줄이기 위한 필터 로직이 있으며, 프로세서는 필터 로직을 통과하는 모든 이더넷 프레임을 계속 처리해야 한다. 이러한 MAC 필터는 일반적으로 일반적인 필터링 기능만을 가지고 있기 때문에 프로세서에 더 큰 부담을 주고 노드의 현재 작동 상태에 중요하지 않은 프레임을 읽고, 평가하고, 폐기하는 대역의 폭을 증가시킨다.
또한, 특정 프로파일 규정 준수를 위해 지원해야 하는 프로토콜의 수가 증가함에 따라 프로세서의 플래시 및 RAM 크기는 복잡성이 증가함에 따라 증가한다. 실제로 하드웨어 설계자가 어떤 프로토콜을 사용할지 추측하는 것은 거의 불가능하므로 모든 프로토콜을 수용할 수 있는 충분한 공간이 있는지 확인하기 위해 플래시와 RAM 크기를 크게 유지한다. 대부분의 경우, 온칩 플래시와 RAM은 프로토콜을 수용하기에 충분하지 않다. 물론 이것은 노드의 전력과 비용을 증가시킨다. 소프트웨어 측면에서 아키텍처는 OSI 모델 또는 TCP/IP 모델을 따른다. 그러나 어떤 경우에도 소프트웨어는 TCP/IP 스택에 포함된 프로토콜과 시간 동기화 요구사항에 따라 어떤 유형의 PTP 스택을 포함할 수 있는 산업용 이더넷 스택을 활용할 것이다. 이 소프트웨어 아키텍처는 그림 3에 나와 있다.
이더넷 노드 크기조정
EtherNet/IP 에지 장치에서 하드웨어의 비용, 크기, 전력 및 복잡성을 줄이기 위해 다음과 같은 기능을 줄이는 데 초점을 맞출 것이다.
• 소규모 단일 칩 프로세싱 솔루션 목표 달성
o 프로세서 속도/성능
o 플래시 메모리 크기
o RAM 크기
• 프로세서에서 네트워크 인터페이스로 상호 연결 복잡성 감소
• 네트워크 인터페이스의 핀 수와 복잡성을 줄인다.
네트워크 인터페이스(PHY/스위치 칩)에 고급 MAC을 추가하면 대부분의 크기 감소 목표를 달성할 수 있다. 고급 MAC은 프레임이 프로세서 칩과 통신하기 전에 지능형/동적 프레임 필터링 및 버퍼링을 수행한다. 이 필터링은 프로토콜 간의 우선순위를 관리하고 다양한 프로토콜의 정렬로 인해 프레임 수신이 급증한다. 지능형 필터링은 전체 버퍼 공간(우선순위, 응용 프로그램 상태 및 프로세서 부하 조건에 따라 프레임이 유지됨)을 줄이고 부하가 높은 조건에서 응용 프로그램 프로세서로 전송하고 처리해야 하는 데이터의 양을 크게 줄인다.
프로세서에 대한 프레임 통신이 감소하면 해당 통신에 더 간단한 인터페이스를 사용할 수 있다. SPI는 낮은 핀 수, 프로세서 칩의 기능을 기반으로 하는 주파수, 애플리케이션과 네트워크 통신 간의 전기 절연 용이성으로 잘 이해되고 공통적인 인터페이스를 제공한다. 에지 장치의 애플리케이션 통신 요구사항이 네트워크 대역폭에 의해 변경되지 않는 것과 마찬가지로 SPI 인터페이스 및 주파수는 장치가 10Mbit, 100Mbit 또는 1000Mbit로 통신하는지 여부에 관계없이 변경되지 않는다. SPI 인터페이스는 표준 MII 인터페이스를 관리하는 데 필요한 부하를 관리할 수 없는 초저전력 및 저주파 프로세서를 허용한다. M인터페이스의 주파수와 타이밍은 중요한 애플리케이션 인터페이스에서 노이즈 문제를 피하기 위해 관리할 수 있는 반면 MAC 수신 작업은 애플리케이션 작업과 비동기식이다.
동기화(예: IEEE 802.1AS)와 같이 일반적이고 잘 알려진 기능을 위해 고급 MAC에 추가 기능을 추가하여 프로세서 프레임 처리 및 RAM/플래시 요구사항을 더욱 줄일 수 있다. 보안과 관련된 기능(키 생성 및 관리, 해시 생성/확인, 암호화 및 암호 해독)도 고급 MAC에 통합할 수 있지만, 이를 위해서는 표준 SSL/TLS와 달리 에지 장치의 데이터 및 보안 특성에 적합한 접근 방식을 선택하는 작업이 필요하다.
플래시 요구사항의 추가적인 감소(및 프로세서용 외부 ROM의 제거와 에지 장치의 비용/복잡도 감소)는 더 복잡한 장치에 필요한 프로토콜을 제거하거나 단순화해야 한다.
다목적 노드에 적합한 많은 프로토콜은 소규모 노드에 비해 너무 비쌀 수 있다. 예를 들어 LLDP 송신기는 제한된 장치에서 쉽게 관리되는 단순한 프로토콜이다. LLDP 수신기는 그 자체로 다소 복잡하지만, 일반적으로 이더넷 포트가 하나 또는 두 개뿐인 노드에서는 그리 어렵지 않다. 이 복잡성은 LLDP 수신기를 쿼리하는 데 사용되는 SNMP와 같은 프로토콜에 대한 지원과 함께 제공된다. 단일 포트 장치는 LLDP 수신 기능을 지원하는 인프라 스위치에 연결함으로써 이익을 얻을 수 있으므로, 단일 포트 저비용 노드는 LLDP 송신기만 있으면 된다. 라인 토폴로지의 2포트 장치의 경우 다른 솔루션이 필요하다.
네트워크 관리 프로토콜(RSTP 등)은 소규모 노드에 대한 또 다른 부담이며, 네트워크 설정 규칙이 주의 깊게 작동하는 한 일반적으로 2포트 장치에서 제거할 수 있다. 라인 토폴로지에 대해 널리 허용되는 프로토콜을 개발하기 위한 특정 작업이 필요하다. 라인 토폴로지에서 훨씬 더 낮은 오버헤드로 구현될 수 있는 방식으로 기존 프로토콜(LLDP, RSTP 등)을 조정할 수 있는 많은 기회가 있다.
일반적으로 제외될 수 있는 다른 분야로는 보안(SSL/TLS), 장치관리(DHCP, BOOTP, ICMP), 응용 프로그램 인터페이스(버클리 소켓) 등이 있다. 이들 각각은 메모리 사용량을 약간 줄이고 시스템 구성 및 관리에 있어 어느 정도 편리함을 가져온다.
엣지에 대한 EtherNet/IP의 답은 현재 풀업 장치와 하드웨어 전용 장치 사이 어딘가에 있다. 프로토콜 개발 관점에서
• 응용 프로그램과 관련된 프로토콜만 선택할 것.
• 메시지 크기 제한
• 메시지 트래픽 제한
일부에서는 설치 공간을 줄이기 위해 제한된 프로토콜 집합만 옹호하지만, 광범위한 프로토콜 중에서 응용 프로그램에 필요한 프로토콜만 선택하는 것이 좋다. 즉, 응용 프로그램이 ICMP를 지원할 필요가 없다면 TCP/IP 스택에서 최적화해야 한다.
표준 개발 관점에서
• 비용 및 케이블의 복잡성을 줄여 확장된 범위(200m, 1000m)를 위한 강력한 이더넷 물리 계층 구현을 개발한다(예: 단일 비쉴드 트위스트 페어).
• 하나 또는 두 개의 포트가 있는 소규모 노드에 적합한 해체된 토폴로지 검색 및 관리 프로토콜 개발
• 대기 시간이 짧고 설치 공간이 작은 장치에 적합한 보안 접근 방식을 개발한다.
하드웨어 개발의 관점에서
• 장치의 핀 수를 줄인다.
• 이더넷 PHY, 자기, ESD 보호, 전기 절연 등을 포함한 단일 포트 및 이중 포트 네트워크 상호 연결을 위한 저비용 저전력 솔루션 제공…
이더넷 MAC 및 이더넷 스위치의 기능을 향상시킴으로써 프로세서, 플래시 및 RAM 요구사항을 크게 줄일 수 있다. 또한, 이더넷 기능을 프로세서에서 PHY로 ‘재할당’할 수 있다. 이더넷 통신 시스템의 아키텍처를 보여주는 이전 그림은 이제 프로세서에 대한 격리된 SPI 인터페이스로 더욱 단순화되었다. 그리고 레이어 2~7 처리의 ‘무지개 효과’가 여전히 있지만 프로세서에서 처리해야 하는 프로토콜의 수와 유형은 크게 줄어든다. 다음 섹션에서는 이러한 재할당 및 프로토콜 단순화를 자동화 시스템에서 사용되는 공간, 전력 및 면적 제약이 있는 장치에 적용하는 방법을 설명한다.
복잡도가 낮은 이더넷 노드 예제
지금까지 이더넷 노드의 일반적인 아키텍처와 전력, 면적 및 비용을 줄이기 위해 노드를 확장하는 경우의 고려 사항에 대해 설명했으므로, 이 섹션에서는 이 모든 사항을 예시로 살펴본다.
자동화 시스템에서 가장 면적과 전력이 제한된 장치 중 하나는 아마도 온도 트랜스미터일 것입니다. 이 장치는 온도 프로브에서 신호를 받아 프로브의 정보를 4-20mA 신호로 변환하여 온도를 자동화 시스템으로 전송한다. 또한, HART는 설정점을 제어하거나 교정 변수를 변경하고 진단 정보를 수신하기 위해 4-20mA 신호에 오버레이될 수 있다. 온도 트랜스미터는 이더넷을 통해 이를 수행할 수도 있지만 이더넷을 제한된 환경에 두는 데 문제가 있다. 브라운필드 케이블링을 사용하려는 욕구와 관련된 문제도 있지만 이것은 이 문서의 주제가 아니다. IEEE의 10SPE 태스크 그룹이나 독일의 APL 그룹과 같은 다른 그룹이 이 문제를 해결하고 있다.
이더넷을 온도 트랜스미터에 연결하는 수단이 있다고 가정할 때, 트랜스미터 내부에 이더넷을 배치하기 위한 저전력, 감소된 면적, 비용 효율적인 방법이 여전히 필요하다. 그림 5는 오늘날 온도 트랜스미터가 4-20mA 기술과 통신하는 방식과 이더넷을 사용하여 이러한 요구 사항이 어떻게 보이는지 비교한 것이다.
온도 송신기의 아키텍처는 현재 그림 6과 같이 온도 교정, 제어 및 진단을 위한 마이크로컨트롤러와 통신을 위한 마이크로 컨트롤러를 사용하고 있다. 그림의 상단에서 통신 측의 마이크로컨트롤러는 DAC(디지털-아날로그 변환기)를 통해 4~20mA 인터페이스에 연결된다. HART를 사용하는 경우, HART 모뎀도 마이크로컨트롤러 및 DC에 연결된다. 통신에 사용되는 마이크로컨트롤러는 온도 교정, 제어 및 진단을 수행하는 마이크로컨트롤러에도 연결된다. 이 통신 경로는 양측을 전기적으로 독립적으로 유지하기 위해 절연을 통해 수행된다.
위의 섹션에서 설명한 방식으로 이더넷을 확장하면 통신에 사용되는 마이크로컨트롤러, DAC, HART 모뎀 및 EEPROM을 PHY가 있는 복잡도가 낮은 이더넷 장치(LED)로 교체할 수 있다. 이더넷 네트워크의 토폴로지에 따라 1포트 또는 2포트 장치가 될 수 있다. 그리고 메인 마이크로컨트롤러에 대한 LED 인터페이스는 SPI이므로, 이것은 쉽게 분리되고 널리 사용되는 인터페이스이다. 온도 송신기 통신 변수의 낮은 복잡성을 고려할 때, EtherNet/IP 통신은 암시적 메시지 1개와 명시적 메시지 3개로 축소할 수 있다. 그리고 마이크로컨트롤러에서 실행되는 최소 TCP/IP 스택 구현과 함께 공간 최적화된 버전의 EtherNet/IP 스택을 사용함으로써 128K바이트의 플래시와 64K바이트의 RAM의 순서로 통신 소프트웨어를 위한 소프트웨어 설치 공간을 확보할 수 있다.
요약
낮은 복잡도 이더넷의 개념은 단순한 EtherNet/IP 장치를 위한 비용 효율적이고, 저전력이며, 감소된 영역 연결을 제공한다는 약속을 담고 있다. 이러한 개념은 이더넷 MAC 및 이더넷 스위치의 고급 기능과 함께 개방형 방식으로 실현될 수 있다.
이 백서에 설명된 대로 장치의 통신 소프트웨어를 확장하면 소프트웨어 설치 공간을 최소화하면서 EtherNet/IP 시스템의 연결 요구사항을 충족할 수 있다. 이러한 확장은 플래시 및 RAM 하드웨어 요구사항을 메모리가 있는 단일 칩 프로세서를 필드 디바이스 설계에 사용할 수 있는 수준으로 줄인다.
또한, 차세대 이더넷 MAC 및 이더넷 스위치의 고급 기능을 활용하여 프로세서에서 PHY로 이더넷 기능을 재할당하여 복잡도 낮은 이더넷 장치를 만들 수 있다. 이러한 장치는 프로세서에 이더넷 네트워크에 대한 간단한 SPI 인터페이스를 제공한다. 이 SPI 인터페이스는 설계의 다른 회로로부터 전기적으로 더 쉽게 분리할 수 있다는 장점이 있을 뿐만 아니라 컨트롤러가 더 이상 네트워크의 모든 이더넷 메시지를 처리할 필요가 없기 때문에 처리 요구사항도 완화한다.
응용 프로그램과 네트워크 소프트웨어를 실행하기 위해 A클래스 ARM 프로세서가 필요하지 않고, 메모리가 있는 단일 칩 프로세서는 간단하고 저렴한 M클래스 컨트롤러가 될 수 있다. 이러한 하드웨어 파티셔닝과 소프트웨어 맞춤의 조합을 통해 EtherNet/IP를 에지까지 끌어올린다는 개념을 달성할 수가 있다.
