반도체 산업은 계속적인 성능과 밀도 개선을 위해 IC 제작 방식에서 중대한 변화를 요구하고 있으며, 이러한 변화는 설계 방식에 영향을 미칠 가능성이 있다. finFET 개념을 기반으로 하는 3차원 트랜지스터 구조는 20nm 세대의 평면 트랜지스터를 사용했을 때보다 성능이 우수하다. 때문에 파운드리(반도체 수탁생산업체)는 finFET 개념을 기반으로 하는 3차원 트랜지스터 구조를 사용한 14nm 및 16nm 공정으로 확대하고 있다.

그림 1. 주파수 범위에서 향상된 누설 제어

캐리어가 이동하는 채널을 높이면 게이트는 세 측면을 중심으로 감싸져 게이트의 정전기 제어력이 훨씬 강력해진다. 이렇게 되면 과도한 누설과 벌크 실리콘 웨이퍼에서 만들어진 나노미터 크기의 평면 트랜지스터가 가진 짧은 채널(Short-channel Length)이라는 단점이 극복된다.
3차원 게이트가 가진 또 다른 장점은, 평면 소자보다 단위 면적당 구동전류가 높다는 것이다. 핀(Fin)의 높이를 이용하면 게이트 길이가 동일한 평면 소자보다 유효 부피가 큰 채널을 만들 수 있다. 이는 실질적인 성능 개선으로 이어진다.
FinFET으로 개선된 성능은 벌크 대비 동일한 전력 공급에서 더 높은 주파수를 얻을 수 있다. 전력 감소는 두 가지 소스에서 비롯된다. 하나는 넓고 높게 드라이브해야 하는 스탠더드 셀의 필요성이 줄어든 것이고, 다른 하나는 낮은 공급 전압으로도 누설 전류가 제한적이 되었다는 것이다. 그러나 성능 개선을 완전히 실현하기 위해서는 설계 테크닉을 변경해야 한다.
스탠더드 셀 기반의 설계 방식은 여전히 IC 구현에서 높은 생산성을 달성하는 데 핵심이 된다. 셀 추상화(Cell Abstraction)는 지난 수십 년간 합성 중심의 설계 방식을 뒷받침하면서, 상대적으로 소규모 팀으로 수백 만 개의 게이트 설계를 관리할 수 있는 자동화 디지털 회로 실행 기반을 제공했다.
트랜지스터 구조 변경 및 관련 레이아웃에 좌우되는 효과 때문에, 물리적 셀과 설계 공정의 논리적 레이어 사이의 깔끔한 인터페이스가 파괴될 수 있다. 따라서 설계자들은 회로를 설계할 때 어쩔 수 없이 하위 수준의 기능을 고려할 수밖에 없다.
그러나 셀 레벨에 지능을 강화하면, 스탠더드 셀 추상화의 생산성 이점을 유지하면서도, finFET 기반 공정에서 약속되는 PPA(Power, Performance and Area) 장점을 이끌어낼 수 있다.
finFET은 물리적인 형태 때문에 회로 구조를 근본적으로 변화시킨다. 특정 공정상 핀은 그 폭과 피치(Pitch)가 고정되어 있다.

그림 2. FinFET 대 평면

큰 팬아웃(Fanout)이나 정전용량(Capacitance)이 높은 버스로 성능을 개선하는 데 있어서 전체 구동력을 향상시키기 위해 임의로 트랜지스터 폭을 넓힐 수 있는 평면 공정과 달리, finFET의 실제 폭은 트랜지스터에 추가하는 핀 수를 늘려서 변경할 수 있다.
핀 양자화는 아날로그 및 사용자 정의 회로 설계를 더 복잡하게 할 뿐만 아니라 디지털 회로 구현에 적용하기도 힘들지만 중요한 영향을 미친다.
finFET 기반 공정의 경우 일반적으로 핀 피치가 좁으면 좁을수록 좋다. 그 이유는 밀도, 유연성, 성능이 개선되기 때문이다.
핀을 만드는 데 이용되는 공정의 경우, M1 및 M2와 같은 금속 배선(Metal Interconnect)의 가장 가는 레이어상에 있는 라인 피치보다 25% 작은 피치를 만들 수 있는 화학적 자동 정렬 기술을 이용한다.
이러한 금속 레이어는 자동 정렬 공정을 이용하기 보다는 현재 하나의 합성 노출에 겹쳐지는 2개의 독립적 마스크를 이용하여 그려진다.
이 금속 레이어의 최소 피치는 오버레이 오류에 따라 결정되므로, 자동 정렬 핀 형성을 통해 얻는 피치보다 높은 피치가 나온다. 핀과(전통적으로 핀과 병렬적으로 위치하는) M2 피치의 불일치는 finFET 기반 IC에서 사용되는 디지털 로직 벌크를 구현하는 데 이용되는 스탠더드 셀 설계에서 고려되어야 한다.
finFET 기반 공정의 경우, 적절한 스탠더드 셀 라이브러리를 얻을 수 있는 핀과 금속 피치 간 ‘기어비율(Gear Ratios)’은 얼마 되지 않는다. 각 셀을 고정된 수의 트랙에 맞추려면 적절한 스탠더드 셀 라이브러리를 설계해야 한다. 그렇다고 해도, 어떤 결합은 중요한 경로에서 셀로 전류를 충분히 전달하기 힘들 정도로 유연성이 떨어지는 금속 그리드를 낳기도 한다. 나노미터 공정은 높은 전류에 노출된 와이어가 그 전류를 넘어설 때까지 점차 약화시켜 IC의 수명을 줄이는, 전자이주(Electromigration)와 같은 효과에 점점 더 취약해지고 있다.
금속 배선(Metal Wiring)의 밀도를 최대화하기 위해, 더블 패터닝 규칙은 금속 트레이스의 피치뿐만 아니라 그 폭도 강화한다. 그 결과 높은 구동력을 제공하는 셀에 필요한 높은 전류를 운반하는, 폭 넓은 금속 트레이스를 항상 그릴 수 있게 되는 것은 아니다.
핀 카운트 대 금속 트레이스 카운트 비율 중 일부는 금속 배선(Interconnect)을 보다 탄력적으로 이용할 수 있어 전력 라우팅이 가능해진다. 이러한 특징을 활용하면, 전력 수송을 위해 높은 로직 라우팅 밀도를 교환할 수 있는 셀 트랙을 따라 필요 시 전력 레일(Power Rail)을 탄력적으로 폭넓게 사용할 수 있다.
이러한 구조를 이용하려면 스탠더드 셀 아키텍처에 대해 기존의 P&R(Place and Route) 툴에서 이해하는 것보다 훨씬 더 심층적으로 이해해야 한다. 기존의 P&R 툴은 스탠더드 셀을 미리 정해진 위치에 I/O와 전원 핀 세트가 있는 블랙박스로 취급한다.
내부 스탠더드 셀 아키텍처를 파악하여 활용하고, 로직 요구 사항에 따라 셀을 리맵핑할 수 있는 툴을 이용하면 IC 구현 절차를 철저하게 리툴링(Retooling)하지 않고도 새로운 구조를 활용하는 데 필요한 유연성을 추가로 확보할 수 있다. 내부 스탠더드 셀 아키텍처를 충분히 이해해 두면, ECO (Engineering Change Order)를 야기시키는 후반 설계 변경에 이르기까지 다른 흐름의 부분에서도 도움을 받을 수 있을 것이다.
설계 규칙에서 과거보다 제한적인 부분이 많으므로, 작은 변경도 더블 패턴 레이어의 마스크 컬러링에 문제를 일으킬 수 있어 ECO를 실행하는 것이 더욱 어려워졌다. 로컬 스탠더드 셀 환경을 이해할 수 있는 툴이 포함된 환경에서는 더 심층적인 수준에서까지 설계를 다룰 수 있기 때문에 ECO를 쉽게 실행할 수 있다.
스탠더드 셀 내부 아키텍처를 이해하면 finFET 기반의 나노 공정으로 이행함에 따라 발생하는 다른 이슈를 해결하는 데도 도움이 된다.
설계자들은 3D 트랜지스터의 고성능을 활용하고 클록 속도를 높이려고 하면서 처리하기 어려운 변동성 문제를 경험하게 된다. finFET의 경우 일부 주요 지표에 대해서는 평면 트랜지스터보다 변화가 적다는 것이 증명되기도 했지만, 변동성은 여전히 타이밍을 맞추는 데 주된 걸림돌이 되고 있으며, 스탠더드 셀과 라우팅 레이어 간의 경계를 교차하는 여러 방식으로 나타나고 있다.
기존에는 이러한 변화를 클록 속도를 제한하는 가드 밴드(Guard Band)에 통합했으므로 finFET 구조를 통해 얻을 수 있는 성능 개선이 제한되었다. 분석 및 정정 기술을 개선하면 이렇게 잃게 되는 성능 개선 부분을 대부분 회복할 수 있어, 클록 속도가 높아지고 시장에서 더욱 경쟁력 있는 제품을 만들 수 있게 된다.
14nm 및 16nm 세대 finFET 기반 공정에서 이용되는 더블 패터닝 기술은 경로 지연에서 상당한 변형을 낳는 것으로 알려져 있다.
예를 들어, 인터커넥트 패턴을 만들기 위해 사용되는 마스크 2개 중 하나의 정렬이 조금만 바뀌어도 게이트 전극과 배선 간의 커플링 커패시턴스가 늘어나 경로 지연이 커질 수 있다. 이러한 변화는 전체 마스크에서 일관되게 나타나므로, 해당 마스크에 있는 패턴으로 연결된 트랜지스터에 대한 지연은 상관관계를 갖는다. 이러한 점은 각 스탠더드 셀의 움직임과 내부 연결을 제대로 파악하는 첨단 분석 툴로 고려할 수 있는 문제이다.
이러한 상관관계를 고려하고 정정함으로써 커플링 커패시턴스의 변화로 인해 발생한 비관적인 조건을 없앨 수 있으며, 목표 클록 속도도 높일 수 있다.
인터커넥트 패러시틱(Interconnect parasitic), 특히 finFET 기반 공정에 있어서 금속 트레이스의 높은 저항도 다수의 원거리 연결을 사용하여 IC 전반에 일관된 타이밍을 제공하는 클록 트리(Clock Tree) 성능을 제한한다. 버퍼 삽입과 같은 기존 기술은 전력 소비를 늘린다. 기본적인 스탠더드 셀에 대한 지식을 활용함으로써 보다 지능적으로 클록 트리를 최적화하고, 전력 예산을 낮추지 않고도 왜곡이 덜한 타이밍 신호를 제공할 수 있다.
소자의 기하 형태 변경도, 부정확한 결과와 시스템 장애를 초래하는 이온 방사선(Ionising Radiation)에 의한 단일 이벤트 문제를 일으킬 가능성을 높인다.
회로 측면에서 셀 구조를 분석하고, 셀을 하드닝하는 과정에서 알파 입자가 발생할 경우, 부적절한 기능이 발생할 가능성을 낮출 수 있다.
finFET 기반 공정으로 옮겨갈 때, 디자인 설계에 영향을 미치는 공정 단계의 변화를 수반하며 제대로 처리하지 않으면 IC 성능이 나빠질 수 있다.
이러한 물리적 영향이 안정적인 스탠더드 셀 기반 흐름에 부정적으로 작용할 수도 있지만, 셀 레벨에서 SoC 설계를 다룰 수 있는 툴을 도입하면 흐름의 안정성을 유지하는 데 도움이 되며, finFET 기반 공정의 성능을 100% 실현할 수 있을 것으로 보인다.

ARM Ltd.