[첨단 헬로티]

SiC가 갖는 성능의 잠재력은 논쟁의 여지가 없다. 다루어야 하는 핵심적인 문제는 어떤 설계 방법이 애플리케이션에서 가장 큰 성공을 달성할 수 있는지 결정하는 데 있다. 향상된 설계 작업은 주어진 기술에 대한 주요 벤치마크 파라미터로 특정 온-저항 부문에 초점을 맞춘다. 그러나 저항과 스위칭 손실 같은 주요 성능 지표와 실제적인 전력 전자장치 설계와 관련된 추가적인 측면(예를 들어, 충분한 신뢰성) 사이에 적절한 균형을 찾는 것이 필수적이다.

---------

디바이스 설계 철학

적절한 디바이스 개념은 프로세싱과 레이아웃을 크게 변경하지 않아도 다양한 임무 프로파일의 요구에 맞춰 조정할 수 있도록 일정한 설계 자유를 허용한다. 그럼에도 여전히 주요 성능 지표는 선택한 디바이스 개념에서 영역에 특정한 낮은 저항으로, 이상적으로는 목록에 있는 다른 파라미터와 결합할 때도 여전히 낮은 수치를 보여주는 것이다. [그림 1]은 필수적으로 고려되는 몇 가지 파라미터를 보여주며, 더 많은 파라미터를 추가할 수 있다.

가장 중요한 수용 기준의 하나는 목표 애플리케이션의 동작 조건에서 디바이스가 갖는 신뢰성이다. 기존 실리콘 디바이스와 다른 주요 차이점은 SiC 소자가 훨씬 높은 내부 전계에서 동작한다는 사실이다. 관련된 메커니즘은 신중하게 분석할 필요가 있다. 공통으로 갖는 특성은 디바이스의 전체 저항이 접점에 가까운 고도핑 영역을 포함해 드레인과 소스에서의 접촉 저항, 채널 저항, JFET 영역의 저항, 드리프트 존 저항의 직렬연결에 의해 정의된다는 것이다[그림 2]. 고전압 실리콘 MOSFET의 경우에는 드리프트존이 전체 저항을 명확하게 지배하는 반면, SiC 디바이스에서는 앞에 언급한 바와 같이 상당히 높은 전도율로 부품을 설계할 수 있다.

 

그림 1. SiC MOSFET의 성능 지표(좌측)와 균형을 맞추어야 하는 선택된 파라미터(우측)

그림 2. 평면 DMOS SiC MOSFET(좌측)과 수직 트렌치, TMOS SiC MOSFET 및 저항 관련 영향을 주는 해당 위치

핵심적인 MOSFET 요소, SiC-SiO2 인터페이스와 관련해 실리콘과 비교할 때 다음과 같은 차이점을 고려해야 한다:

- SiC는 Si에 비해 단위 면적당 원자의 표면 밀도가 더 높으므로 Si와 C 결합의 밀도가 더 높고, 인터페이스에 인접한 게이트 산화막층에 있는 결함이 에너지갭에 나타나서 전자에 대한 트랩 역할을 할 수 있다.

- 열 성장 산화막의 두께가 크리스탈 면에 크게 의존한다.

- SiC 디바이스는 블로킹 모드에서 Si 디바이스에 비해 훨씬 높은 드레인 유도 전계에서 동작하므로(kV 대신 MV), 블로킹 단계에서 산화막의 신뢰성을 유지할 수 있도록 게이트 산화막의 전계를 제한하는 조치가 필요하다[2]. 또한 [그림 3]을 참조한다. TMOS의 경우 중요한 지점은 트렌치 모서리이며, DMOS는 셀 중앙이다.

- SiC MOS 구조는 장벽 높이가 더 낮기 때문에 주어진 전계에서 Si 디바이스에 비해 더 높은 FN(Fowler-Nordheim) 전류 주입을 보여준다. 따라서 인터페이스의 SiC 측 전계를 제한해야 한다.

앞에서 언급한 인터페이스 결함은 매우 낮은 채널 이동성을 초래한다. 이로 인해 채널이 전체 온-저항에 미치는 영향이 커진다. 그 결과 SiC가 매우 낮은 드리프트 존 저항의 형식으로 실리콘에 대해 갖는 장점은 높은 채널 영향으로 인해 감소된다. 이러한 딜레마를 극복하는 관찰된 방법은 온-상태에서 산화막에 인가되는 자계를 증가시키는 것이다. 턴온을 위한 더 높은 게이트 소스(VGS) 바이어스나 비교적 얇은 게이트 산화막을 적용한다. 인가된 자계는 실리콘 기반 MOSFET 디바이스에 일반적으로 사용되는 값을 초과한다(4~5MV/cm 대비 실리콘의 경우 최대 3MV/cm). 온-상태에서 산화막의 이와 같이 높은 자계는 잠재적으로 마모를 가속화하고, 나머지 외부 산화막 결함을 스크리닝하는 능력을 제한할 수 있다.

그림 3. 산화막 전계 응력과 관련하여 두 군데 민감한 영역을 보여주는 평면 MOSFET의 일반적인 구조(하프 셀)(좌측), 트렌치 MOSFET의 일반적인 구조(하프 셀)(우측). 중요한 문제는 트렌치 모서리의 산화막 전계 응력이다.

이러한 고려사항을 바탕으로 실제로 SiC에서 평면 MOSFET 디바이스는 [그림 3]의 왼편에서 보듯이 산화막 전계 응력과 관련하여 두 군데 민감한 영역을 갖는다. 첫째, 드리프트 영역과 게이트 산화막 사이의 인터페이스에 가까운 가장 높은 전계 영역에서 역 모드에 존재하는 응력이고, 둘째는 온-상태에서 응력을 받는 게이트와 소스간 중첩되는 부분이다.

온-상태에서 높은 전계는 더 위험하다고 볼 수 있다. 왜냐하면 온-저항 성능을 보장해야 하는 한 온-상태 동안 전계 응력을 낮출 수 있는 디바이스 설계 방법이 없기 때문이다. 인피니언의 전반적인 목표는 SiC가 제공하는 낮은 RDSon과 잘 알려진 안전한 산화막 전계 강도 조건에서 부품이 동작하는 동작 모드를 결합하는 것이다. 이에 따라 DMOS 기술을 버리고 처음부터 트렌치 기반 디바이스에 초점을 맞추기로 하였다. 결함 밀도가 높은 평면 표면 방식에서 다른 보다 바람직한 표면 방향으로 전환하면 낮은 산화막 전계에서 낮은 채널 저항을 달성할 수 있다. 이러한 경계 조건은 산업 및 자동차 애플리케이션에서 예상되는 FIT(Failure In Time) 비율을 보장하기 위해 실리콘 전력 반도체 분야에서 확립된 품질 보증 방법을 전환하는 기준이 된다.

CoolSiC MOSFET 셀 설계는 온-상태뿐 아니라 오프-상태에서 게이트 산화막의 전계를 제한하기 위해 개발됐다[그림 4]. 이와 동시에 1200V급을 위한 매력적인 특정 온-저항이 제공되는데, 이는 안정적이고 재생산 가능한 방식으로 대량 생산에서도 달성할 수 있다. 또한 SiC 트랜지스터 분야의 벤치마크로, 통상 4.5V의 충분히 높은 게이트-소스-임계 전압과 결합하여 단 VGS = 15V의 낮은 구동 전압 레벨에서 낮은 온 저항을 보장한다. 설계의 특징으로는 자체 정렬 과정을 통해 단일 결정 방향으로 정렬되는 채널 방향을 포함한다. 이는 가장 높은 채널 이동성과 좁은 임계 전압 분포를 보장한다. 또 다른 특징으로 보다 낮은 산화막 모서리의 효과적인 스크리닝을 위한 p+ 피치 크기에 좁은 p+를 허용하기 위해 중앙에서 실제 MOS 트렌치를 가로지르는 깊은 p 트렌치가 있다.

그림 4. CoolSiC MOSFET 셀 구조 

정적 성능 – 1사 분면 동작

MOSFET의 정적 출력 특성의 핵심적인 파라미터는 전체 저항 RDS(ON)이다. CoolSiC MOSFET의 일반적인 온-저항은 상온에서 VGS = 15V에 대해 정의된다[그림 5, 좌측], 임계 전압 VGS_TH는 디바이스의 물리적 특성을 따르며, [그림 5, 우측]에서 보듯이 온도와 함께 내려간다.

낮은 채널 결함 밀도의 결과로서 온-저항의 양의 온도 계수[그림 5, 우측]은 디바이스를 병렬로 사용할 수 있게 한다. 이는 보통 채널의 높은 결함 밀도로 인해 저항의 온도 의존성이 약한 DMOS 디바이스와의 또 다른 중요한 차이점이다.

그림 5. 상온 및 175°C에서 CoolSiC MOSFET 출력 특성(예 45mOhm 1200V 유형)(좌측), Ron 및 VGS_TH의 온도 의존성(우측)

이러한 DMOS 특징은 얼핏 매력적으로 보이지만, 온-저항이 낮아질수록 드리프트 존의 물리적으로 정당화되는 온도 의존성이 점점 더 전체 온-저항을 지배하게 된다. 이에 따라 SiC MOSFET는 더 실리콘과 같아진다. 하지만 높은 정전온도 상태에서도 SiC MOSFET의 실제 온도 계수는 높은 절대 도핑 밀도로 인해 동일한 블로킹 전압에서 실리콘 디바이스보다 낮다는 점에 주목해야 한다. 뿐만 아니라 드리프트존이 전체 저항에 미치는 정도가 증가함에 따라 온-저항의 온도 의존성은 더 높은 블로킹 전압에서 더 뚜렷하게 나타날 것이다. 정성적 특징은 [그림 6]에 요약되어 있다.

그림 6. 온도에 따른 MOSFET의 온-저항의 주요 특성, Si와 SiC 간 비교 및 블로킹 전압의 영향 

정적 성능 – 3사 분면 동작

IGBT와 달리 CoolSiC 디바이스와 같은 수직 MOSFET은 바디 다이오드, 실제로 프리휠링 다이오드를 통해 역 모드에서 전도를 제공한다. 그러나 SiC의 밴드 갭으로 인해 이 다이오드의 무릎 전압은 비교적 높으므로(약 3V) 연속적인 동작은 높은 전도 손실을 발생시킨다. 그러므로 잘 알려진 동기식 정류방식을 사용해야 한다. 다이오드는 짧은 데드타임 동안만 다이오드로서 동작한다. 이러한 주기 후에(1사 분면 모드와 같이) 양의 VGS를 인가해 다시 채널을 켠다.

이러한 동작 방식은 3사 분면 모드에서 매우 낮은 손실을 제공한다. 무릎전압이 없어 1사 분면 모드에서와 같은 저항을 달성하기 때문이다. 실제로 반전된 전류 흐름 방향의 음의 순방향 영향으로 인해 JFET 영향이 감소하므로 심지어 저항이 조금 더 낮다. [그림 7]은 3사 분면 동작을 보여준다(다른 게이트 전압에 대한 I-V 특성). p-n 다이오드 구조로 인해 일정한 펄스 전류 처리 성능(순방향 모드보다 높음)을 달성할 수 있다.

그림 7. 45mOhm CoolSiC MOSFET의 바디 다이오드 I-V 특성

동적 성능

유니폴라 디바이스로서 SiC-MOSFET의 동적 성능은 주로 커패시턴스에 의해 결정된다. 디바이스는 입력 커패시턴스 Ciss에 비해 작은 게이트-드레인 역 커패시턴스 Crss를 갖도록 설계되었다. 이는 기생 턴온을 억제할 수 있게 하므로 하프 브리지 구성으로 동작할 때 정교한 게이트 드라이버 회로를 사용할 필요가 없다. 많은 CoolSiC MOSFET 제품은 바람직한 커패시턴스 비 외에도 임계 전압이 충분히 높으므로 게이트가 0V일 때 안전하게 끌 수 있다. 온도에 따른 전체 디바이스 커패시턴스는 [그림 8, 좌측]에 요약되어 있다.

[그림 8, 우측]은 단일 디바이스에 4핀 TO-247 패키지를 적용할 때 드레인 전류에 따른 하프 브리지의 일반적인 스위칭 손실을 보여준다. 턴오프 에너지 Eoff는 커패시턴스에 의해 지배되므로 부하 전류에 의존하는 정도가 낮다. 반면 턴온 에너지 Eon은 전류와 함께 선형적으로 증가하고 전체 손실 Etot를 지배한다. 2019년 중반 기준으로 CoolSiC MOSFET은 상용으로 사용 가능한 1200V SiC MOSFET 중에서 가장 낮은 Eon을 보여주는 것으로 나타났다. Eon 및 Eoff는 사실상 온도에 독립적이다. 주목할 점은 실제 패키지 설계가 스위칭 손실, 주로 턴온 손실에 많은 영향을 미친다는 사실이다. 특히 켈빈 접촉의 사용이 효과적이다. 켈빈 접촉은 전류와 관련하여 부하 경로와 제어 경로를 실질적으로 분리함으로써 동적 손실을 증가시키는 게이트 신호에 di/dt 유도 피드백 루프를 방지하는 데 도움을 준다.

그림 8. 45mOhm CoolSiC MOSFET의 일반적인 디바이스 커패시턴스 대비 드레인-소스 전압(좌측) 및 드레인 전류에 따른 관련 스위칭 에너지(우측) (VGS = 15 / -5V, RGext = 4.5Ω, VDS = 800V, Tvj =175°)

일반적으로 낮은 커패시턴스와 게이트 차지를 갖는 고속 스위칭 SiC 트랜지스터는 특정 패키지로만 구현하는 것이 필수적이다. 주요 기준으로는 높은 손실의 전력 밀도로 인해 우수한 열 성능이 포함된다(물론 SiC의 경우 절대 손실은 감소되지만, 나머지 손실이 매우 작은 영역으로 집중된다). 또 다른 기준은 임계 전압 피크 없이 높은 di/dt 기울기를 관리할 수 있는 낮은 스트레이 인덕턴스다. 마지막으로 특히 병렬로 여러 다이가 있는 멀티칩 패키지의 경우 스트립 라인 개념에 기반한 대칭적인 내부 모듈 설계가 필수적이다. 현재 이와 같은 특징을 제공하는 모듈 패키지는 모듈을 위한 인피니언의 EASY 플랫폼 또는 디스크리트 하우징을 위한 TO247 제품군, 개별 TO263-7이 있다.

CoolSiC MOSFET의 게이트 차지 곡선은 보통 실리콘 전력 디바이스의 일반적인 모양과 다르다. 특히 [그림 9, 좌측]에 나와 있듯이 또렷한 밀러 플래토(Miller plateau)를 볼 수 없다. 전체 게이트 차지 Qtot는 VGS(off) = -5V ~ VGS(on) = 15V에서 ID = 30A, VDS = 800V, RG = 3.3kΩ일 때 통상 75nC이다.

많은 경우 발진 등을 처리하기 위해 스위칭 속도(dv/dt)를 조정할 필요가 있을 수 있다. MOSFET의 장점 중 하나는 게이트 저항을 통해 간단히 기울기를 조정할 수 있다는 점이다. 적절한 드라이버 회로와 결합하면 턴온과 턴오프에 대해서도 다르게 할 수 있다. [그림 9]의 오른쪽은 인피니언의 45mOhm 1200V CoolSiC MOSFET의 해당 특성을 보여준다. 

그림 9. 45mOhm 1200V CoolSiC MOSFET의 일반적인 게이트 차지 곡선(좌측), Rg을 통한 스위칭 속도제어 가능성(우측)

[그림 10]은 VDS = 800V의 DC 전압에서 TO-247 4핀 및 TO-247 3핀의 45mOhm 1200V CoolSiC MOSFET의 단락 회로 파형을 보여준다. 이는 IGBT와 상당히 다르다. 맨 처음 드레인 전류는 빠르게 증가하여 피크 전류 레벨에 도달한다. 켈빈소스 설계의 빠른 턴온으로 TO-247 4핀 전류는 더 빠르게 증가하며, SC 이벤트가 시작될 때 더 낮은 자체 발열을 가지며 높은 피크 전류가 300A를 초과한다. 반면 TO-247 3핀은 더 작은 피크 전류를 갖는다. 주요 원인은 3핀 디바이스의 경우 인가된 VGS에 대해 di/dt에 의해 유도되는 음의 피드백 때문이다. 이러한 영향은 켈빈 연결 솔루션에서 제거돼 더 빠른 스위칭을 가능하게 하므로 4핀 디바이스에서 전류는 포화 효과가 발생하기 전에 더 높은 값으로 상승할 수 있다.

그림 10. 25°C에서 지속 시간에 따른 일반적인 단락 회로(좌측), 1200V 디바이스의 애벌란시 특성, 60V에서 3.8 5mH의 클램프되지 않은 유도 부하의 턴오프(우측)

피크 전류 후 드레인 전류는 약 150A로 크게 감소한다. 이러한 감소는 온도 상승과 자체 발열로 캐리어 이동성과 JFET 효과가 감소하기 때문이다. 테스트 파형은 깨끗하고 안정적인 특성을 보여주며, 이는 TO-247 패키지의 CoolSiC MOSFET 및 전력 모듈에서 모두 일반적인 3µs SC 성능을 증명한다(관련 타겟 애플리케이션 요구사항에 따라 현재는 2µs). 인피니언의 CoolSiC MOSFET은 데이터 시트에 보장된 단락 회로 성능을 갖는 최초 디바이스이다.

새로운 650V급 디바이스는 타겟 어플리케이션 전원의 요구사항을 만족하기 위해 데이터시트에 애벌란시 정격을 포함한다. 일반적으로 CoolSiC MOSFET 기술은 애벌란시 하에서 높은 견고성을 보여준다. [그림 10, 우측]은 1200V 디바이스의 일반적인 특성을 보여준다.

FIT 비율과 게이트 산화막 신뢰성

성능 외에도 신뢰성과 견고성은 SiC MOSFET에서 가장 많이 논의되는 주제이다. 견고성은 디바이스가 특정한 이례적인 스트레스 이벤트를 견디는 성능으로, 예를 들면 단락 회로 성능이나 펄스 전류 처리 성능을 들 수 있다. 신뢰성은 목표 애플리케이션 수명 동안 공칭 작동 조건에서 디바이스의 안전성을 포괄한다. 신뢰성과 관련된 영향은 특정 전기 파라미터의 이탈 또는 치명적인 고장을 포함한다. 고장의 경우 정량화는 언제나 FIT 비율의 형식으로 수행되는데, 이는 실제로 특정 유형의 디바이스가 얼마나 많이 일정 기간 동안 고장이 나는가를 진술한다. 고전력 실리콘 디바이스에서 FIT 비율은 오늘날 주로 우주 방사 영향에 의해 유발된다.

SiC의 경우 앞서 언급한 바와 같이 산화막 전계 응력으로 인한 게이트 산화막 신뢰성의 추가적인 영향을 고려할 필요가 있다. 

따라서 [그림 11]에서 보듯 전체 FIT 비율은 우주 방사 FIT 비율과 산화막 FIT 비율을 합한 값이다. 우주 방사 안전성을 위해 실리콘 분야에 일반적인 방법과 같은 유사한 방법을 적용할 수 있다. 여기에서 FIT 비율은 특정 유형의 기술에 대해 실험적으로 얻은 것으로, 결과를 기반으로 애플리케이션 목표와 결합하여 FIT 비율을 만족하는 설계를 구현할 수 있다. 일반적으로 이는 드리프트 존의 전계 분포를 최적화하여 달성된다. 산화막 FIT 비율의 경우 SiC의 결함 밀도가 실리콘에 비해 여전히 상당히 높기 때문에 FIT 비율을 낮추기 위해 스크리닝 프로세스를 적용할 필요가 있다(인피니언의 Si 전력 디바이스의 경우 품질 보증 조치로서 여전히 게이트 산화막 스크리닝을 실시한다).

그림 11. SiC MOSFET의 경우 FIT 비율 구성

SiC MOS 디바이스에서 게이트 산화막 신뢰성의 과제에 대해 예를 들면, 산업 애플리케이션에서 주어진 작동 조건에서 1FIT 미만의 최대 고장률을 보장하는 것이다(현재 IGBT에 대해 제공). SiC 및 Si에서 SiO2의 내부 품질과 특성은 거의 동일하기 때문에 동일한 면적과 산화막 두께의 Si MOSFET과 SiC MOSFET은 동일한 시간(동일한 고유 수명) 동안 대략 동일한 산화막 전계를 견딜 수 있다. 물론 이것은 디바이스가 결함과 관련된 불순물(예, 외부 결함)을 포함하지 않을 때만 유효하다. Si MOSFET과 달리 SiC MOSFET은 게이트 산화막에서 훨씬 높은 외부 결함 밀도를 보여준다.

외부 결함이 있는 디바이스는 결함이 없는 디바이스에 비해 더 일찍 고장이 난다. 결함이 없는 디바이스는 내부 마모로 인해 훨씬 늦게 고장이 일어난다. 일반적으로 벌크 산화막 두께가 충분하면 정상적인 애플리케이션 조건에서 내부 고장 횟수는 훨씬 적다. 따라서 일반적인 칩 수명 내에서 산화막 FIT 비율은 전적으로 외부 결함에 의해 결정된다.

SiC  MOSFET의 게이트 산화막에 충분한 신뢰성을 보장하는 과제는 외부 결함의 영향을 받는 디바이스의 수를 공정의 끝에 초기의 높은 수에서(예, 1%) 고객에게 제품을 출하할 때 허용 가능한 낮은 수로(예, 10ppm) 낮추는 것이다. 이를 달성하는 잘 확립된 한 가지 방법은 전기적 스크리닝을 적용하는 것이다.

전기적 스크리닝 동안 각 디바이스는 게이트 응력 패턴을 거친다. 응력 패턴은 결정적인 외부 결함이 있는 디바이스를 파괴하기 위해 선택되며, 외부 결함이 없거나 결정적이지 않는 결함만 갖는 디바이스는 살아남는다. 스크리닝 테스트를 통과하지 못한 디바이스는 유통되지 않는다. 이러한 방식으로 잠재적 신뢰성 위험은 수율 손실로 전환된다.

충분히 높은 응력 레벨에서 디바이스를 응력 테스트할 수 있으려면 벌크 게이트 산화막은 지정된 최소 두께를 가져야 한다. 게이트 산화막 두께가 너무 낮을 경우 디바이스는 마모로 인해 스크리닝 중에 내부적으로 고장이 일어나거나 스크리닝 후 저하된 임계 전압과 채널 이동성을 보여줄 수 있다. 따라서 충분한 게이트 산화막 스크리닝을 위해 일반적으로 고유 수명 목표를 만족하는 데 필요한 값보다 훨씬 높은 공칭 산화막 두께가 필요하다. 유감스럽게도 게이트 산화막 두께가 두꺼울수록 주어진 VGS(on)에서 임계 전압이 증가하고 채널 전도성이 감소한다. 게이트 산화막 FIT 비율과 디바이스 성능 간 트레이드오프는 [그림 12]에서 볼 수 있다.

그림 12. 게이트 산화막 두께와 게이트 전압이 고장 확률 및 온-상태 특성에 미치는 영향 (650V 디바이스에 대한 RDS(on) 데이터)

인피니언은 SiC MOSFET의 MOS 신뢰성과 관련하여 완벽한 평가를 위해 많은 시간과 재료 샘플을 투자했다. 예를 들면 인피니언은 서로 다른 양 및 음의 게이트 응력 바이어스에서 3가지 개별적인 응력 실행을 사용하여 150°C에서 100일간 전기적으로 스크리닝된 SiC MOSFET의 온-상태 신뢰성을 테스트했다. 각각의 샘플 그룹은 1000개의 디바이스로 구성됐다. [그림 13]은 서로 다른 게이트 산화막 공정 조건에 대한 결과를 보여준다. 마지막 공정으로 갈수록 기술 향상이 이루어진 것을 볼 수 있다. 초기 공정 조건을 사용한 경우 권장 게이트 바이어스 30V의 두 배에서 1000개 디바이스 중 10개 미만의 고장이 발생했다. 구현된 기술의 발전은 이 수치를 30V에서 단 1개 고장으로 낮췄으며, 25V와 -15V에서는 고장이 하나도 없었다. 나머지 한 개의 고장은 여전히 외부 고장으로, 공칭 게이트 바이어스 사용 조건에서 지정된 제품 수명을 훨씬 넘어 발생하게 되므로 결정적인 고장이 아니다.

그림 13. 다른 공정 조건에서 온-상태 고장률의 평가

물론, 실리콘 전력 MOS 소자에서보다 SiO2의 제한에 훨씬 더 가까운 SiC 전력 소자의 전계 조건으로 인한 온-상태 산화막 신뢰성 외에도 오프-상태 산화막 응력을 평가하는 것이 중요하다. 핵심적인 전략은 딥 p형 영역의 적절한 설계를 통해 민감한 산화막 영역을 효율적으로 차폐하는 것이다. 차폐의 효율성은 여기에서도 온-저항과 신뢰성 간의 트레이드오프이다. 트렌치 MOSFET의 경우 MOSFET의 채널 영역 아래 JFET 같은 구조를 형성하는 딥 p형 영역은 효과적인 차폐를 용이하게 한다. 이 JFET는 매립된 p형 영역 사이의 거리와 도핑에 주로 의존하는 온-저항에 추가적인 구성요소를 추가한다. 이러한 차폐 구조 설계의 특징은 오프 상태에서 게이트 산화막 성능 저하 또는 게이트 산화막 파손을 방지하는 데 매우 중요하다.

CoolSiC MOSFET의 오프상태 신뢰성을 검증하기 위해 100일 동안 150°C, VGS = -5V 및 VDS = 1000V에서 5000개의 1200V SiC MOSFET에 대해 응력 테스트를 실시했다. 이러한 조건은 산업용 애플리케이션을 위한 임무 프로파일의 가장 결정적인 지점에 해당된다. 추가적인 가속화는 디바이스의 항복 전압과 관련하여 인가되는 드레인 전압의 제한으로 인해 매우 어렵다. 더 높은 드레인 전압에서 테스트를 수행한다고 해도 우주 방사로 인한 고장과 같은 다른 고장 메커니즘이 작동할 가능성이 더 크기 때문에 결과가 왜곡될 수 있다. 결과는 이러한 오프 상태 신뢰성 테스트 동안 피시험 디바이스 중 어떤 디바이스에서도 고장이 일어나지 않았다. 650V 디바이스는 1200V 디바이스와 동일한 설계 기준을 따르므로 동일한 신뢰성을 예상할 수 있다.

결론

인피니언은 SiC 기술의 상용화를 개척해 왔다. 세계에서 첫 번째 회사로서 인피니언은 일찍이 2001년에 SiC 기반 다이오드를 시장에 선보였다. 현재 이들 6세대 소자를 디스크리트 디바이스로 사용할 수 있다. CoolSiC MOSFET은 스위칭 특성과 전체 손실 면에서 탁월한 성능을 자랑한다. 그 중에서도 특히 제로 게이트 바이어스로 디바이스를 끌 수 있어 CoolSiC 트랜지스터는 진정한 의미의 유일한 “노멀리 오프(Normally-off)” 디바이스라고 할 수 있다. 

뿐만 아니라 디바이스는 단락 회로 신뢰성과 같은 특징을 포함하여 전기적 성능과 견고성의 최적의 조합을 제공한다. 전력 변환 효율과 전력 밀도에서 CoolSiC MOSFET 기술은 전력 전자장치의 새로운 시대의 시작을 알린다.

글 : 피터 프리드릭(Peter Friedrichs) 인피니언 테크놀로지스 박사