KAIST 연구진이 차세대 반도체 소자의 미세화 한계를 원자 수준에서 예측할 수 있는 전산 설계 기술을 개발했다.
KAIST는 전기및전자공학부 김용훈 교수 연구팀이 컴퓨터 시뮬레이션을 활용해 트랜지스터 미세화의 한계를 분석·예측할 수 있는 전산 설계 플랫폼을 구축했다고 밝혔다.
트랜지스터는 전류를 켜고 끄는 초소형 스위치로, 스마트폰과 인공지능(AI) 컴퓨터 등을 구동하는 반도체 칩의 성능과 전력 효율을 결정하는 핵심 부품이다. 반도체 업계는 더 높은 성능과 낮은 전력 소모를 구현하기 위해 트랜지스터 크기를 지속적으로 줄여왔다.
그러나 트랜지스터가 지나치게 작아지면 전자가 원래 통과할 수 없는 장벽을 뚫고 지나가는 양자터널링 현상이 발생한다. 이 경우 전류 제어가 어려워져 소자의 정상적인 동작이 제한된다. 차세대 반도체 개발에서는 양자터널링의 한계 안에서 트랜지스터를 어디까지 작게 만들 수 있는지 파악하는 것이 핵심 과제로 꼽힌다.
연구팀은 원자와 전자의 움직임을 기본 물리 법칙만으로 계산하는 제1원리 계산을 활용해 이 문제에 접근했다. 특히 금속 전극과 반도체가 만나는 접촉부에서 발생하는 복잡한 양자 현상을 분석할 수 있는 다공간 밀도범함수론 기반 계산 체계를 적용했다.
이번 연구에서는 접촉저항과 양자터널링 한계를 원자 수준에서 예측할 수 있는 전산 설계 플랫폼을 구축했다. 이는 실제 반도체 소자를 제작하기 전에 컴퓨터 시뮬레이션만으로 소자의 성능과 미세화 한계를 미리 예측할 수 있다는 의미다.
연구팀은 이 기술을 차세대 반도체 후보 물질인 단일층 이황화몰리브덴(MoS₂) 소자에 적용했다. 그 결과 금속 전극의 종류와 접촉 구조에 따라 전자가 트랜지스터 내부 채널로 얼마나 깊이 침투하는지, 이로 인해 전류 제어가 얼마나 방해받는지를 정량적으로 분석했다.
연구 결과 트랜지스터의 미세화 한계는 하나의 고정된 값이 아니라는 점이 확인됐다. 전자가 채널 안으로 침투해 트랜지스터 동작에 영향을 주기 시작하는 임계 터널링 길이는 금속의 일함수와 금속·반도체 경계면의 접촉 구조에 따라 달라지는 설계 변수로 나타났다.
이는 트랜지스터를 어디까지 작게 만들 수 있는지가 단순한 선폭이나 채널 길이만으로 결정되지 않고, 어떤 금속을 어떤 구조로 연결하느냐에 따라 달라질 수 있음을 보여준다.
특히 연구팀은 이번에 검토한 후보 금속과 접촉 구조 가운데 전자가 새어 나가기 시작하는 한계 지점을 4나노미터 미만까지 줄일 수 있음을 확인했다. 이는 트랜지스터를 현재 수준보다 더 작게 만들 수 있는 가능성을 보여주는 결과다.
연구팀은 서로 다른 특성의 2차원 반도체를 조합해 전력 소모를 줄이는 차세대 반도체 소자 설계 방향도 함께 제안했다.
이번 연구는 실제 반도체 소자를 제작하기 전에 미세화 한계와 최적 설계 조건을 예측할 수 있는 플랫폼을 마련했다는 점에서 의미가 크다. 이를 통해 차세대 초미세 AI 반도체 소자 개발 과정의 시행착오를 줄이고 개발 기간을 단축할 수 있을 것으로 기대된다.
김용훈 KAIST 교수는 “이번 연구는 차세대 트랜지스터가 어디까지 작아질 수 있는지를 규정할 새로운 물리적 기준을 제시했다는 점에서 의미가 크다”며 “실험적으로 확인하기 어려운 10나노미터 이하 영역의 양자역학적 현상을 계산으로 분석해 차세대 트랜지스터 설계에 활용할 수 있는 길을 열었다”고 말했다.
이번 연구는 김태형 박사와 이주호 박사가 제1저자로 참여했으며, 계산 분야 국제학술지 ‘npj Computational Materials’ 온라인판에 게재됐다. 연구는 한국연구재단 중견연구자 지원사업 등의 지원을 받아 수행됐다.
헬로티 이동재 기자 |
