전체 매출의 약 80%, 7나노 이하 첨단 공정에서 창출할 것으로 기대해
미중 기술 패권 경쟁이 격화하고 글로벌 공급망이 흔들리는 가운데, TSMC는 정반대의 행보를 보이고 있다.
단기 불확실성에도 불구하고 첨단 공정 비중을 더욱 끌어올리겠다고 선언한 것이다. 불과 몇 년 전만 해도 7나노 공정은 업계 최첨단 기술로 여겨졌지만, TSMC는 2나노, 나아가 1.6나노 공정까지 가시화하며 기술 우위를 공고히 하려는 움직임을 본격화하고 있다.
TSMC는 전체 매출의 70~80%를 7나노 이하 첨단 공정에서 창출할 것으로 기대한다. 이는 지난해 69%보다 확연히 증가한 수치다. 첨단 공정 수요를 견인할 핵심 기술로는 5G, 인공지능(AI), 고성능 컴퓨팅(HPC) 분야가 꼽힌다.
특히 올해 하반기에는 2나노 공정이 양산에 돌입할 예정이다. 여기에 더해 HPC 제품에 투입될 예정인 1.6나노급 A16 공정은 2026년 하반기 양산을 목표로 개발 중이다. 이 공정에는 업계 최고 수준으로 평가받는 BSPDN(후면전력공급) 기술이 적용될 예정이며, 이는 전력 효율성과 칩 설계 자유도를 획기적으로 높일 수 있는 기반 기술이다.
TSMC의 이러한 기술 전략은 단순한 기술 경쟁을 넘어, 국가 간 산업안보와 직결되는 이슈가 됐다. 특히 미국, 일본, 독일, 중국 등 주요국의 TSMC 해외 공장은 기술 분산과 공급망 대응을 위한 전략적 거점으로 주목받고 있다.
그러나 실적은 엇갈린다. 미국 애리조나 공장은 지난해보다 1475억 원 이상 손실이 확대됐고, 일본 구마모토 및 독일 드레스덴 ESMC 공장도 적자를 기록했다. 반면 중국 난징 공장은 1조 원이 넘는 수익을 내며 안정적인 수익원으로 작용했다. 이는 기술적으로는 글로벌 전략을 펼치되, 상업적 성과는 지역별로 온도 차가 크다는 점을 보여준다.
현재 TSMC의 첨단 공정은 애플, AMD, NVIDIA, 퀄컴 등 고성능 칩을 설계하는 팹리스(fabless) 기업들에게 없어서는 안 될 인프라로 자리잡고 있다. 특히 CoWoS(Chip-on-Wafer-on-Substrate)와 실리콘 포토닉스 기술은 고대역폭 메모리(HBM)나 AI 가속기 칩 등 차세대 컴퓨팅 수요를 위한 핵심 패키징 솔루션으로 인식되고 있다.
업계 한 관계자는 “TSMC의 패키징 기술은 단순한 생산 능력을 넘어설 정도로 진화하고 있다”며 “이제는 패키징 설계 역량이 칩 성능을 좌우하는 시대”라고 평가했다. 글로벌 팹리스 기업들도 TSMC와의 협력을 통해 패키징 전략을 공동 개발하는 사례가 늘고 있다.
TSMC의 전략은 단기 손실과 장기 기술 리더십 사이에서 절묘한 균형을 모색하고 있다. 2나노 이하 첨단 공정은 기술적으로 도전적인 영역으로, 투자 리스크도 크다. 실제로 미국과 일본 공장의 적자는 지역적 인건비, 인프라 문제, 수율 저하 등이 복합적으로 작용한 결과로 보인다.
그럼에도 TSMC는 기술 리더십이 곧 시장 지배력으로 직결된다는 명확한 철학을 고수하고 있다. 반도체 시장이 장기적으로 연 7~9% 성장을 기록할 것으로 전망되는 가운데, 첨단 공정 중심 전략은 장기 투자자 관점에서 유효한 방향일 수 있다. 이처럼 TSMC의 첨단 공정 전략은 단순한 기술 도전 그 이상이다. 기술이 시장을 선도할 수 있는 가장 강력한 무기라는 확신을 바탕으로, TSMC는 치열한 글로벌 경쟁 속에서도 한발 앞선 미래를 설계 중이다.
헬로티 서재창 기자 |
